基于系统级封装(System in Package,SiP)技术,结合自研自主可控DSP处理器“魂芯”II-A和多片DDR3颗粒,详细介绍了一款高速动态存储控制一体化SiP设备的设计方案和仿真验证分析结果。重点介绍了此款SiP的电路拓扑设计、版图设计,并从拓扑结构波形仿真、DDR3时序裕量计算、与板级实现方案对比三方面对其PCB后仿进行了分析和验证,仿真结果符合规范要求,证明了所采用的Fly-By拓扑适用于CPU与多片DDR3颗粒所组成的一体化SiP设备,且SiP设备性能优于板级实现方案。
随着雷达装备一体化需求的发展,对分系统或模块的质量和大小提出更严苛的要求,轻质化、小型化、系统化是整机的发展趋势。通过对多片数字信号处理器(DSP)芯片进行系统级封装设计,系统尺寸缩小到封装前的24%,仿真结果显示该系统的电源平面在30 MHz内无明显谐振,高速信号的插入损耗大于等于-3 d B@5 GHz,回波损耗小于等于-14 d B@5 GHz,仿真眼图的眼高314 m V,眼宽0.68 UI,满足信号完整性要求。热分析发现,经过散热处理模块最高结温约为55.8℃,满足实际需求。通过工程应用测试,该方案相比于传统方案,具有体积小、使用简单的特点。
