国家重点实验室开放基金(CARCH201101)
- 作品数：6 被引量：28H指数：3
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- 2TF:一种协同考虑过硅通孔和热量的三维芯片布图规划算法被引量：6
- 2012年
- 三维芯片由多个平面器件层垂直堆叠而成,并通过过硅通孔(TSV,Through Silicon Via)进行层间互连,显著缩短了互连线长度、提高了芯片集成度.但三维芯片也带来了一系列问题,其中单个过硅通孔在目前的工艺尺寸下占据相对较大的芯片面积,且其相对滞后的对准技术亦降低了芯片良率,因此在三维芯片中引入过多的过硅通孔将增加芯片的制造和测试成本.垂直堆叠在使得芯片集成度急剧提高的同时也使得芯片的功耗密度在相同的面积上成倍增长,由此导致芯片发热量成倍增长.针对上述问题,本文提出了一种协同考虑过硅通孔和热量的三维芯片布图规划算法2TF,协同考虑了器件功耗、互连线功耗和过硅通孔数目.在MCNC标准电路上的实验结果表明,本文算法过硅通孔数目和芯片的峰值温度都有较大的降低.
- 王伟张欢张欢方芳陈田刘军邹毅文
- 关键词：布图规划热量
- 基于扫描链平衡的3D SoC测试优化方法被引量：11
- 2012年
- 三维芯片由于其高性能和低功耗越来越受到人们的欢迎。SoC技术是把一个完整的系统集成到单个(或少数几个)芯片上,从而实现整个系统功能复杂的集成电路。以细粒度划分的3D SoC实现了真正意义上的3D芯核。它降低了单个芯核内的局部和全局互连线的长度,在功耗和性能方面会有很大的改进。但是随着划分层数的不同,测试开销也会发生变化。本文通过扫描链平衡提出考虑测试时间和测试存储的测试开销函数,以便找到最优的划分层数。在ITC’02基准SoC集上的实验结果表明,通过扫描链平衡技术后得到的测试开销比普通测试开销最高降低了19.9%。
- 王伟李欣李欣陈田刘军方芳
- 功耗约束下的3D多核芯片芯核级测试调度算法被引量：11
- 2012年
- 三维堆叠集成电路测试中的一个关键的挑战是在功耗约束下,在绑定前测试和绑定后测试中,协同优化测试应用时间和测试硬件开销。将传统的二维芯片的绑定前和绑定后测试调度方法运用于三维堆叠集成电路的测试调度会导致测试应用时间的延长。我们分别针对未堆叠的集成电路和N(N≥2)层芯片堆叠的3D-SICs,提出了一种功耗约束下的测试调度优化算法。在ITC’02基准电路的实验结果表明,算法在功耗约束下,测试应用时间和测试数据寄存器个数分别减少多达33.8%和28.6%,证明算法能有效地权衡测试应用时间和硬件开销。
- 王伟王伟林卓伟陈田刘军方芳
- 关键词：测试调度JTAG
- 信号反弹作用下的3D-SIC过硅通孔测试结构被引量：1
- 2012年
- 三维堆叠集成电路(3D-SIC)主要采用过硅通孔(through silicon via,TSV)技术来实现电路在垂直方向上的互连,但TSV在制造过程或绑定后阶段都有可能出现失效,导致整个芯片无法正常工作。针对通过TSV绑定后的3D芯片,利用信号在导体中传输的不可逆性,在测试信号发送端施加两次不同测试激励,在其他层的测试信号接收端增加反弹模块,再利用触发器和多路选择器将两次反馈结果进行比较,实现针对TSV的测试。实验结果表明,180nm CMOS工艺下,与同类方法比较,提出的测试结构面积和测试平均功耗分别减少59.8%和18.4%,仅仅需要12个测试时钟周期。有效地证明了结构具有面积和时间开销较小,功耗较低的特性。
- 王伟王伟唐勇方芳陈田刘军
- 关键词：可测试性设计
- 通过面积扩张和散热硅通孔的3DIC热量的优化被引量：2
- 2014年
- 随着集成度的增加,高密度的3D IC的发热问题变得越来越严重,温度过高的热斑不仅影响芯片的性能,甚至对芯片的可靠性带来严重的威胁。从两个方面来优化三维芯片的热量问题,通过模拟退火算法把电路模块划分到合适的层,使得热斑块在整体芯片的分布较为均;在x/y方向上对热斑块适当的面积扩张来降低热斑块的功耗密度,然后在z方向上插入散热硅通孔来转移芯片内部的热量。仿真结果表明,通过该优化后的芯片最高温度可以进一步减小,在电路ncpu第二层中优化前后最高温度降低了11.98°;热量分布更加均衡,层内最高温度与最低温度之间的差距进一步缩小最大可以缩减11.82,有效地控制了芯片的温度。
- 王伟杨国兵杨国兵方芳陈田刘军
- 关键词：热量
- 基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法被引量：1
- 2015年
- 为减少三维芯核绑定前和绑定后的测试时间,降低测试成本,提出了基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法.所提方法首先通过最大化每条测试外壳扫描链的跨度,使得绑定前高层电路和低层电路的测试外壳扫描链数量尽可能相等.然后,在TSVs(Through Silicon Vias)数量的约束下,逐层的将虚拟层中的扫描元素分配到测试外壳扫描链中,以平衡绑定前后各条测试外壳扫描链的长度.实验结果表明,所提方法有效地减少了三维芯核绑定前后测试的总时间和硬件开销.
- 刘军吴玺裴颂伟王伟王伟
