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吕志鹏

作品数：2 被引量：20H指数：2
供职机构：中国科学院电子学研究所更多>>
相关领域：电子电信更多>>

合作作者

文献类型

  • 2篇中文期刊文章

领域

  • 2篇电子电信

主题

  • 2篇FPGA
  • 1篇延时
  • 1篇时钟
  • 1篇收发
  • 1篇数据传输
  • 1篇数据收发
  • 1篇接口
  • 1篇接口设计
  • 1篇基于FPGA
  • 1篇高速串行
  • 1篇串行

机构

  • 2篇中国科学院电...
  • 2篇中国科学院大...

作者

  • 2篇禹卫东
  • 2篇马小兵
  • 2篇吕志鹏
  • 1篇刘安

传媒

  • 2篇电子技术应用

年份

  • 1篇2018
  • 1篇2017
共 2 条 记 录，以下是 1-2
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排序方式：
基于FPGA的高速串行数据收发接口设计被引量：14
2017年
针对传统ADC/DAC应用中采样数据并行传输存在线间串扰大、同步难等问题,设计了一种基于高速串行协议——JESD204B的数据收发接口。以Xilinx公司V7系列FPGA为核心控制单元设计电路,在单通道传输速率为6 Gb/s的条件下完成数据收发测试,验证了传输过程中数据的同步性、准确性及整体方案的可行性。设计结果表明,这种串行传输方式不仅解决了并行传输所带来的诸多问题,还降低了制板设计时PCB布线的复杂程度、减少了板层数量、节约了成本。
刘安禹卫东马小兵吕志鹏
关键词：FPGA
JESD204B Subclass1模式时钟设计与调试被引量：6
2018年
JESD204B协议是用于数据转换器与FPGA/ASIC之间数据传输的高速串行协议,Subclass1模式是该协议完成确定性延时功能的重要模式。对JESD204B协议Subclass1模式的工作原理和时钟设计要求进行分析,并总结出Subclass1模式时钟调试方法。利用Xilinx Virtex-7系列FPGA搭建JESD204B自收发链路对该方法进行验证。结果表明,该时钟调试方法能够满足Subclass1模式的时钟设计要求,保证数据的稳定收发。
吕志鹏马小兵马小兵
关键词：FPGA时钟
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