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32位加法器电路结构: 本发明涉及一种32位加法器电路结构。该电路在分组之间利用进位跳跃算法，分组内部采用ELM树形加法结构，采用新的进位结合结构将初始进位嵌入到进位链中，使得组内的进位传递实现并行，其关键路径延迟与组内的位数呈对数关系。该电路...; 吉利久贾嵩王迎春刘凌兰景宏张钢刚傅一玲; 文献传递

对数跳跃加法器的算法及结构设计被引量：7: 2003年; 本文介绍一种新型加法器结构———对数跳跃加法器 ,该结构结合进位跳跃加法器和树形超前进位加法器算法 ,将跳跃进位分组内的进位链改成二叉树形超前进位结构 ,组内的路径延迟同操作数长度呈对数关系 ,因而结合了传统进位跳跃结构面积小、功耗低的特点和ELM树形CLA在速度方面的优势 .在结构设计中应用Ling′s算法设计进位结合结构 ,在不增加关键路径延迟的前提下 ,将初始进位嵌入到进位链 .32位对数跳跃加法器的最大扇出为 5 ,关键路径为 8级逻辑门延迟 ,结构规整 ,易于集成 .spectre电路仿真结果表明 ,在 0 2 5 μmCMOS工艺下 ,32位加法器的关键路径延迟为 76 0ps,10 0MHz工作频率下功耗为 5 2mW .; 贾嵩刘飞刘凌陈中建吉利久; 关键词：加法器

开放式汇编器系统的设计: 2008年; 汇编器在微处理器的验证和应用中举足轻重,如何设计通用的汇编器一直是研究的热点之一。本文提出了一种开放式的汇编器系统设计思想,在汇编语言与机器语言间插入中间代码CMDL(code mapping description language)语言,打破汇编语言与机器语言的直接映射关系,由此建立起一套描述汇编语言与机器语言的开放式映射体系。基于此开放式映射体系开发了一套汇编器系统,具有较高层次上的通用性和可移植性。; 刘凌冯文楠王迎春蒋安平吉利久; 关键词：指令集汇编器

带主从式T/H电路的折叠插值A/D转换器被引量：2: 2004年; 提出了一种主从式 T/H电路 ,有效解决了折叠 ADC预处理器限制输入信号带宽的问题 ,使预处理电路速度及稳定性得到大幅度改善 ;同时该 T/H结构使用内部差分误差补偿技术 ,在高采样率情况下保持良好的精度 ,有效抑制了电荷注入、时钟馈通等问题 .在 1 .2 μm SPDM标准数字 CMOS工艺条件下 ,实现 6 bit CMOS折叠、电流插值 A/D转换器 .仿真结果 :采样频率为 2 5 0 Ms/s时 ,功耗小于 30 0 m W,输入信号带宽约 80 MHz,输入模拟信号和二进制输出码输出之间延迟为 2 .; 刘飞贾嵩卢振庭刘凌吉利久; 关键词：ADC CMOS 折叠

一种电荷泵锁相环的多层行为级模型(英文)被引量：1: 2004年; 提出了一种全新的电荷泵锁相环的行为级建模方法。采用多层模型 ,能根据需要在仿真的精度和速度间进行权衡 ,在可独立配置的不同层次中描述锁相环系统的理想行为和非理想行为。与传统的电荷泵锁相环模型相比 ,灵活性大大提高。该建模方法还提供了一个专用层进行时域噪声仿真 ,使得系统的噪声特性得以更准确的验证。该多层模型用Verilog A建立 ,用SpectreTM 进行仿真。在精度损失很小的情况下仿真速度有 2 0到; 冯文楠刘凌陈中建吉利久; 关键词：混合信号系统行为级建模行为级仿真锁相环

高性能32位嵌入式微处理器IP的设计研究: 该文提出了"高性能的32位嵌入式微处理器IP设计研究"的论文课题,得到了相关部门的课题支持,设计了32位微处理器PKURS,并在电路设计的各层级上对微处理器的数据路径和控制逻辑进行了深入的研究和具体的优化,为今后高性能微...; 刘凌; 关键词：微处理器 IP设计电路设计

Static CMOS Implementation of Logarithmic Skip Adder被引量：2: 2003年; Circuit design of 32 bit logarithmic skip adder (LSA) is introduced to implement high performance,low power addition.ELM carry lookahead adder is included into groups of carry skip adder and the hybrid structure costs 30% less hardware than ELM.At circuit level,a carry incorporating structure to include the primary carry input in carry chain and an 'and xor' structure to implement final sum logic in 32 bit LSA are designed for better optimization.For 5V,1μm process,32 bit LSA has a critical delay of 5 9ns and costs an area of 0 62mm 2,power consumption of 23mW at 100MHz.For 2 5V,0 25μm process,critical delay of 0 8ns,power dissipation of 5 2mW at 100MHz is simulated.; 贾嵩刘飞刘凌陈中建吉利久

一种鉴频鉴相器和采用该鉴频鉴相器的锁相环: 本发明提供了一种双边鉴频鉴相器及采用该鉴频鉴相器的锁相环。双边鉴频鉴相器，包括上升边鉴频鉴相逻辑模块，还包括下降边鉴频鉴相逻辑模块，下降边鉴频鉴相逻辑模块与上升边鉴频鉴相逻辑模块并联，构成双边鉴频鉴相器上下半电路的鉴频鉴...; 吉利久窦训金陈中建冯文楠葛岩贾嵩刘飞刘凌; 文献传递

一种鉴频鉴相器和采用该鉴频鉴相器的锁相环: 本发明提供了一种双边鉴频鉴相器及采用该鉴频鉴相器的锁相环。双边鉴频鉴相器，包括上升边鉴频鉴相逻辑模块，还包括下降边鉴频鉴相逻辑模块，下降边鉴频鉴相逻辑模块与上升边鉴频鉴相逻辑模块并联，构成双边鉴频鉴相器上下半电路的鉴频鉴...; 吉利久窦训金陈中建冯文楠葛岩贾嵩刘飞刘凌; 文献传递

对数跳跃加法器结构及电路: 本发明涉及一种二进制数字加法器电路。该电路在分组之间利用进位跳跃算法,分组内部采用ELM树形加法结构,采用新的进位结合结构将初始进位嵌入到进位链中,使得组内的进位传递实现并行,其关键路径延迟与组内的位数呈对数关系。该电路...; 吉利久贾嵩王迎春刘凌兰景宏张钢刚傅一玲; 文献传递

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刘凌