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陈建武

作品数：12 被引量：0H指数：0
供职机构：中国科学院微电子研究所更多>>
发文基金：国家重点基础研究发展计划更多>>
相关领域：电子电信自动化与计算机技术更多>>

合作作者

文献类型

  • 11篇专利
  • 1篇期刊文章

领域

  • 3篇电子电信
  • 2篇自动化与计算...

主题

  • 4篇电路
  • 4篇累加器
  • 3篇存储器
  • 2篇单端
  • 2篇单端输出
  • 2篇低功耗
  • 2篇电流
  • 2篇电路结构
  • 2篇电源电压
  • 2篇电阻网络
  • 2篇信号放大
  • 2篇信号放大器
  • 2篇异或
  • 2篇折叠
  • 2篇容性负载
  • 2篇偶数
  • 2篇奇数
  • 2篇切换
  • 2篇驱动电流
  • 2篇相位

机构

  • 12篇中国科学院微...

作者

  • 12篇陈建武
  • 12篇吴旦昱
  • 12篇刘新宇
  • 12篇金智
  • 11篇武锦
  • 9篇周磊
  • 3篇陈高鹏
  • 2篇江帆
  • 2篇林庆良
  • 1篇王丽

传媒

  • 1篇科学通报

年份

  • 1篇2015
  • 3篇2014
  • 1篇2013
  • 5篇2012
  • 2篇2011
共 12 条 记 录，以下是 1-10
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排序方式：
应用于直接数字频率合成器的6-GHz GaAs HBT只读存储器
2011年
只读存储器广泛应用于直接数字频率合成器的相位幅度转换电路.通过对只读存储器建立等效模型,分析如何减少存取时间,提高直接数字频率合成器的工作频率.并对仿真波形出现信号偏差现象进行分析,以指导电路设计.设计的64×3bit只读存储器集成到8bit直接数字频率合成器中.测试结果表明只读存储器最高工作在6GHz,可有效提高直接数字频率合成器的无杂散动态范围.
陈建武王丽吴旦昱陈高鹏金智刘新宇
关键词：只读存储器直接数字合成器直接数字频率合成器砷化镓异质结双极型晶体管
电流共享型存储器的地址解码器
本发明公开了一种电流共享型存储器的地址解码器，该地址解码器包括多个带有电流共享端口的地址解码电路，每个地址解码电路的电流共享端口连接在一起，实现共享驱动电流，以增加地址解码器的驱动能力。地址解码电路由地址解码单元和驱动单...
刘新宇陈建武吴旦昱周磊武锦金智
低功耗流水线结构的相位累加器
本发明公开了一种低功耗流水线结构相位累加器，摒弃传统结构中通过级联D触发器增加延时的方法，通过改变频率控制字单元中D触发器的时钟信号来调节延时，从而减少频率控制字单元中D触发器数量，降低功耗。对于M级流水线结构的N比特相...
陈建武吴旦昱周磊刘新宇武锦金智
文献传递
一种驱动容性负载的有源下拉电路
本发明公开了一种驱动容性负载的有源下拉电路，包括：输入单元，连接于驱动单元，用于将输入信号转换为差分信号；驱动单元，连接于延迟单元，用于提供有源驱动电流，并对驱动电流源的电流进行共享和重新分配；以及延迟单元，用于对输出信...
武锦陈建武吴旦昱周磊刘新宇金智
折叠信号放大器
本发明公开了一种折叠信号放大器，用于将输入信号关于N个参考电平做N次折叠，N为折叠因子，该折叠信号放大器包括N个减法电路、N+1个负载模块以及两个或门单元；其中，输入信号和参考电平分别输入N个减法电路，相邻的两个减法电路...
江帆林庆良周磊陈建武吴旦昱武锦金智刘新宇
文献传递
低功耗流水线结构的相位累加器
本发明公开了一种低功耗流水线结构相位累加器，摒弃传统结构中通过级联D触发器增加延时的方法，通过改变频率控制字单元中D触发器的时钟信号来调节延时，从而减少频率控制字单元中D触发器数量，降低功耗。对于M级流水线结构的N比特相...
陈建武吴旦昱周磊刘新宇武锦金智
折叠信号放大器
本发明公开了一种折叠信号放大器，用于将输入信号关于N个参考电平做N次折叠，N为折叠因子，该折叠信号放大器包括N个减法电路、N+1个负载模块以及两个或门单元；其中，输入信号和参考电平分别输入N个减法电路，相邻的两个减法电路...
江帆林庆良周磊陈建武吴旦昱武锦金智刘新宇
文献传递
一种驱动容性负载的有源下拉电路
本发明公开了一种驱动容性负载的有源下拉电路，包括：输入单元，连接于驱动单元，用于将输入信号转换为差分信号；驱动单元，连接于延迟单元，用于提供有源驱动电流，并对驱动电流源的电流进行共享和重新分配；以及延迟单元，用于对输出信...
武锦陈建武吴旦昱周磊刘新宇金智
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一种带波形修正ROM的DDS电路结构
本发明公开了一种带波形修正ROM的DDS电路结构，该结构包括依次连接的流水线累加器、异或逻辑单元、温度计编码器、正弦加权非线性DAC和Gilbert乘法器单元，其中，所述流水线累加器还连接于所述Gilbert乘法器单元，...
陈高鹏吴旦昱陈建武金智武锦刘新宇
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一种伪差分式存储阵列
本发明公开了一种伪差分式存储阵列，包括存储单元阵列、逻辑感应单元和列复用单元，其中存储单元阵列由排成阵列结构的多个存储单元构成，每个存储单元与差分位线相连接，并且差分位线通过列复用单元与逻辑感应单元相连接。逻辑感应单元通...
刘新宇陈建武吴旦昱周磊武锦金智
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