刘德贵
- 作品数：1 被引量：5H指数：1
- 供职机构：西安电子科技大学通信工程学院综合业务网理论与关键技术国家重点实验室更多>>
- 相关领域：自动化与计算机技术更多>>
- 可综合的基于Verilog语言的有限状态机的设计被引量：5
- 2005年
- Verilog HDL是一种硬件描述语言,他不仅可以在门级和寄存器传输级描述硬件,也可以在算法级对硬件加以描述,因此将采用Verilog HDL语言描述的设计转变成逻辑门构成的电路绝非简单的处理过程。状态机是数字系统的控制单元,包括时序逻辑和组合逻辑,语言描述较为抽象,如果句柄编写不规范,综合工具就很难把抽象思维变为门级电路。由于Verilog HDL 语言本身的特点,许多面向仿真的语句虽然符合语法规则却不能综合,这在设计中必须避免。本文介绍了Verilog HDL语言的综合实质,研究了编写可综合的状态机的方法、步骤以及综合原则,具有一定的参考价值。
- 刘德贵李便莉
- 关键词：VERILOGHDL语言逻辑
