郝智泉
- 作品数：10 被引量：46H指数：5
- 供职机构：中国科学院计算技术研究所更多>>
- 发文基金：国家自然科学基金更多>>
- 相关领域：自动化与计算机技术航空宇航科学技术轻工技术与工程更多>>
- BP算法的脉动阵列结构在FPGA上的实现被引量：9
- 2006年
- 提出了一种用于实现BP神经网络的串行输入串行输出的脉动阵列结构,在FPGA上实现了基于该阵列结构的用于进行“A-Z”的印刷体字符识别系统。文中对FPGA中运算部件的微结构进行了讨论。实验结果表明,与软件实现相比用FPGA实现神经网络算法能够极大地提高BP网络的学习和分类速度。
- 郝智泉王贞松
- 关键词：神经网络BP算法FPGA
- 牌照生产中图象分割技术的应用被引量：5
- 2003年
- 针对光照不均和存在反光的复杂彩色图象,提出了一种采用灰度空间和饱和度空间联合阀值的图象分割方法.该方法能够较好地分割目标和背景,获得高质量的二值图象,在工业生产实时监控系统的应用中取得了良好的效果.
- 郝智泉吕汉兴
- 关键词：彩色图象图象分割高斯滤波
- 基于局域网的视频图像传输与监视系统被引量：10
- 2003年
- 介绍了一种基于局域网的视频图像传输与监视系统。该系统能够以广播的方式实现多点传输,并具有实现简单、运行可靠、传输延时小等优点。
- 郝智泉吕汉兴程臻
- 关键词：TCP/IPUDP视频局域网
- FPGA实时实现PGA算法的研究被引量：3
- 2008年
- 合成孔径雷达(SAR)成像具有数据量巨大、算法比较复杂等特点.如何实时实现SAR成像的相关算法是嵌入式高性能计算领域一个值得研究的问题.FPGA以其高性能、可重构等优势,被越来越多地应用到嵌入式高性能计算领域中作为一种高效低成本的解决方案.针对SAR成像中多普勒调频率估计的经典算法——PGA算法,以FPGA作为实现平台,通过对算法的本质的挖掘,提出了适于FPGA实时实现的对于经典算法的改进算法.同时也阐述了将改进算法映射到FPGA实现的设计过程.实验结果表明,改进的算法较经典的PGA算法明显地减少了迭代次数,在SOC中通过硬件的运算精度能够满足系统的要求.
- 郝智泉王贞松刘波
- 关键词：SAR自聚焦FPGA
- 基于神经网络的运动目标图像实时采集技术被引量：2
- 2003年
- 针对凹版印刷过程中运动图像检测的问题 ,根据目标图像周期出现的规律 ,提出分周期隔段采集图像序列 ,经二值化后用神经网络识别指定目标图像的方法。与现有方法相比 ,能在更高速的环境下找到目标图像 ,降低了对硬件的要求 。
- 祝翔邓忠华郝智泉
- 关键词：神经网络图像识别图像采集系统凹版印刷
- SAR自动聚焦处理器的设计与实现
- 2007年
- 合成孔径雷达(SAR)成像具有数据量巨大、算法比较复杂等特点。如何实时实现SAR成像的相关算法是嵌入式高性能计算领域一个值得研究的问题。针对SAR成像中多普勒调频率估计的经典算法PGA算法,阐述了算法的实时化改进。介绍了基于FPGA的SAR自动聚焦处理器的系统级设计及PGA算法到FPGA逻辑实现的映射过程。
- 郝智泉王贞松
- 关键词：SAR相位梯度自聚焦FPGA
- 嵌入式实时系统中跨平台通信的实现被引量：4
- 2003年
- 本文以套接字Socket为基础,提出并设计了一种跨平台嵌入式实时系统的通信模型,并根据这种模型给出了示范。
- 程臻郝智泉舒玉华
- 关键词：嵌入式实时系统套接字实时操作系统线程
- 实时操作系统VxWorks下电子盘驱动程序的开发被引量：8
- 2003年
- 本文讨论了在实时操作系统VxWorks下电子盘驱动的原理和方法。采用的电子盘是M-System公司的DOC2000。
- 程臻盛翊智郝智泉
- 关键词：实时操作系统VXWORKS
- 基于PCI总线的DSP图像处理卡的研究与实现
- 该文介绍了一个基于计算机PCI总线,采用通用高速数字信号处理器TMS320C6211构成的图像检测与压缩系统.该系统是以视频闯红灯违章记录仪为背景,研究了以DSP为核心的图像处理系统的硬件设计和相关图像处理算法的原理与实...
- 郝智泉
- 关键词：图像识别DSPPCI总线数字图像
- 文献传递
- 一种基于新体系结构的空间固态记录器原型系统被引量：5
- 2008年
- 为适应未来对地观测卫星系统对数据吞吐速率和通信带宽的增长需求,本文提出并实现了一种基于新体系结构的,由若干存储模块依靠高速串行互连构成的空间固态记录器原型系统.存储模块采用DDR SDRAM提高吞吐率,配置高速串行接口完成模块间互连,利用单数据总线、双地址总线的存储拓扑结构增加模块内部存储容量,并使用可编程逻辑器件FPGA管理和控制存储资源.同时,应用多层次通信接口协议保证通信链路质量.单模块存储容量可达8GB,访存带宽可达3.2GBps,物理通信带宽高达25Gbps.模块间的高速串行链路误码率可低于10-11.
- 张科郝智泉王贞松
- 关键词：高速串行链路存储模块DDR
