国家重点实验室开放基金(10KF014)
- 作品数：4 被引量：3H指数：1
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- 相关机构：安徽大学复旦大学更多>>
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- 相关领域：电子电信自动化与计算机技术更多>>
- 单双精度浮点加法的可重构设计研究被引量：1
- 2013年
- 为了节约资源,提高浮点加法运算的灵活性,提出一种支持一个双精度浮点加法和两个并行的单精度浮点加法的可重构加法器结构。该加法器结构遵循IEEE754标准,可以实现在双精度浮点加法和单精度浮点加法之间的功能切换,实现资源重用。通过大量的测试验证,该结构功能完全正确。通过资源共用,可以避免资源闲置,综合结果显示该设计在比双精度浮点加法器多用23.5%面积的前提下,可以并行实现两个单精度浮点加法,比实现相同功能的一个双精度浮点加法器和两个单精度浮点加法器共节省40%左右的面积。
- 范继聪洪琪
- 关键词：可重构设计IEEE754标准
- 智能模数控制型全数字锁相环的研究被引量：1
- 2012年
- 由K模可逆计数器构成的传统数字锁相环可简单实现,但存在缩短捕获时间与减小同步误差之间的矛盾,而且获得的频带宽度较窄,因此设计了一种智能模数控制型全数字锁相环.其能够根据环路工作的不同阶段自动调整K值的大小,进而缩短捕获时间和减小同步误差.采用一个特殊的鉴频锁存器控制分频器的系数,能够调整环路的中心频率和扩宽频带宽度.
- 陈高峰庞辉洪琪何敏
- 关键词：全数字锁相环VERILOGHDL
- WCDMA系统上行扰码算法的优化及其实现被引量：1
- 2013年
- 针对WCDMA系统上行扰码中信号处理能力弱的问题,提出一种将1位串行输出电路转化为8位并行输出电路的算法,并与1位串行输出、2位并行输出和4位并行输出在资源面积、处理速度等方面进行比较,数据比较表明8位并行输出电路可以显著提高系统的信号处理能力.通过与文献(王文焕.用FPGA实现WCDMA下行扰码[J].现代电子技术.2002(2):62-63)在硬件及软件仿真两个方面的对比发现,该文算法的处理速度提高到原来的8倍.使用FPGA板实现该算法的硬件电路,且对此电路进行测试,结果表明该电路可以实现预期功能.
- 陈高峰洪琪余鹏翟培苓
- 关键词：WCDMA系统
- 用于H.264编解码的面向HDTV应用的动态可重构多变换VLSI结构
- 2011年
- 提出了一种新的支持MPEG-4 AVC/H.264标准4×4整数变换的动态可重构结构.首先,针对4×4正反变换分别推导了两个新的二维直接信号流图.进而设计了一个面向HDTV应用的动态可重构多变换结构.该结构无需转置寄存器且计算单元仅需16个加法器(减法器).采用0.18μm CMOS工艺实现了该电路结构.结果表明,最高工作频率可达200MHz,电路规模仅为5140门,最大功耗仅为15.64mW.在100MHz的时钟频率下工作,该电路即可实时处理HDTV 1080P的高质量视频序列.对比现有结构,在HDTV应用中,该结构在面积和功耗方面优势明显.
- 洪琪曹伟童家榕
- 关键词：H.264整数变换信号流图
