国防科技重点实验室基金(51433020105DZ6802)
- 作品数：14 被引量：35H指数：3
- 相关作者：于宗光须自明刘战王国章高宁更多>>
- 相关机构：江南大学中国电子科技集团第五十八研究所中国电子科技集团公司更多>>
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- 相关领域：电子电信自动化与计算机技术更多>>
- 基于快速MVR-CORDIC算法的格型IIR滤波器
- 2007年
- 文章提出一种基于MVR-CORDIC算法的格型IIR滤波器结构。采用MVR-CORDIC算法来改进格型IIR滤波器结构中的Givens旋转模块,使改进的滤波器在SQNR性能不变的情况下,比采用常规CORDIC算法的格型IIR滤波器节省约70%的面积,速度提高60%左右,改进后的格型IIR滤波器更适合于高速实时信号处理领域。
- 侯卫华张玲刘明峰于宗光
- 关键词：IIR滤波器
- 与常规CMOS工艺兼容的高压PMOS器件设计与应用
- 2007年
- 采用常规P阱CMOS工艺,实现了与CMOS工艺兼容的高压PMOS器件。制作的器件,其击穿电压为55 V,阈值电压0.92 V,驱动电流25 mA。对所设计的CMOS兼容高压PMOS器件的制造工艺、器件结构和测试等方面进行了阐述。该器件已成功应用于VFD平板显示系列电路。
- 李红征于宗光
- 关键词：高低压兼容标准CMOS工艺PMOS器件
- 用于SOC测试的一种有效的BIST方法被引量：1
- 2007年
- 为了提高SOC芯片的可测性和可靠性,我们提出了一种SOC测试的BIST技术的实现方案.针对某所自行研制的数字模拟混合信号SOC芯片,我们使用了不同的可测性技术.比如对模拟模块使用改进的BIST方法,对嵌入式存储器使用了MBIST技术.一系列的测试实验数据表明,该BIST方法能有效提高测试覆盖率.
- 须自明刘战王国章于宗光
- 关键词：SYSTEM-ON-A-CHIPBIST
- FPGA时钟分配网络设计技术被引量：3
- 2008年
- 本文阐述了用于FPGA的可优化时钟分配网络功耗与面积的时钟布线结构模型。并在时钟分配网络中引入数字延迟锁相环减少时钟偏差,探讨了FPGA时钟网络中锁相环的实现方案。
- 张惠国于宗光
- 关键词：FPGA锁相环
- 应变硅pMOS晶体管沟道应变的有限元研究被引量：3
- 2007年
- 通过有限元方法,研究了一种采用SiGe源漏结构的pMOS晶体管中硅沟道的应变及其分布情况,模拟计算结果与利用会聚束电子衍射方法测量得到的数据能够较好地吻合,验证了模拟模型及方法的正确性。结果表明:提高源漏SiGe中的Ge组分、减小源漏间距、增加源漏的刻蚀深度和抬高高度,能有效增加沟道的应变量,为通过控制应变改善载流子迁移率提供了设计依据。
- 胥传金顾晓峰于宗光
- 关键词：有限元应变硅锗硅PMOS
- 一种测试SRAM失效的新型March算法被引量：3
- 2007年
- 随着工艺偏差的日益增加,新的失效机制也在亚100 nm工艺的CMOS电路里出现了,特别是SRAM单元。SRAM单元的故障由晶体管阈值电压Vt差异引起,而Vt差异又是由工艺偏差造成的。对于这类SRAM失效机制,需要把它映射成逻辑故障模型,并为检测出这类故障研究出新的March测试序列。针对这些逻辑故障模型,提出了一种新型的March算法序列;并通过验证,得到了很高的测试覆盖率。
- 须自明王国章刘战于宗光
- 关键词：SRAM
- 32位高速浮点乘法器优化设计被引量：4
- 2007年
- 设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns。
- 周德金孙锋于宗光
- 关键词：浮点乘法器BOOTH编码超前进位加法器
- FPGA中通用互连结构的设计与优化
- 2007年
- 介绍了一款基于SRAM技术的FPGA电路的通用互连结构。在对其通用互连线的延时模型进行分析的基础上,提出了一种改进的互连结构。基于CSMC 0.6μm工艺下的SPICE仿真及流片结果表明,改进后的互连结构性能提高了约10%。
- 侯卫华张惠国刘战高宁施亮刘明锋于宗光
- 关键词：静态存储器现场可编程门阵列开关矩阵
- 基于改进4-2压缩结构的32位浮点乘法器设计被引量：2
- 2007年
- 本文介绍一种用于高性能DSP的32位浮点乘法器设计,通过采用改进Booth编码的树状4-2压缩器结构,提高了速度,降低了功耗,该乘法器结构规则且适合于VLSI实现,单个周期内完成一次24位整数乘或者32位浮点乘。整个设计采用Verilog HDL语言结构级描述,用0.25um单元库进行逻辑综合.完成一次乘法运算时间为24.30ns.
- 邵磊李昆张树丹于宗光徐睿
- 关键词：乘法器浮点
- 亚微米门阵列ASIC中地弹噪声降低技术
- 2006年
- 由封装电感引起的地弹效应对亚微米门阵列ASIC电路的影响,对门阵列母片的结构和应用情况进行了分析,在逻辑设计、库单元设计、库单元结构、门阵列结构等方面提出了多种改进方法来抑制地弹噪声,并将这些改时方法应用在乘法器电路的改版设计中。
- 韩磊张丹华于宗光
- 关键词：门阵列专用集成电路
